一、Mass-Storage SOC片上集成系统研究与实现（论文文献综述）
杜俊慧[1]（2021）在《嵌入式Flash缓存预取加速技术研究》文中研究说明嵌入式Flash由于成本、存储密度等优势日益成为微控制器中重要的程序、数据存储器。然而嵌入式Flash相对较慢的读取速度,制约着微控制器的整体性能,因而提升Flash中指令和数据的读取性能十分重要。当前研究主要采用缓存和预取技术对Flash进行读取加速,但是仍存在两个问题:1)缓存的行大小是固定的,不利于适配各种应用程序;2)当前预取技术主要是顺序预取,准确率相对较低。因此如何进一步优化缓存和预取技术对微控制器中嵌入式Flash的读取加速有重要的工程意义。本文首先针对缓存适配性低的问题,提出缓存行长自适应技术;在程序运行的过程中,硬件根据所观察到的程序局部性的变化对缓存的行大小进行动态重构,使缓存行长在运行时向更优的大小变化,以取得更好的加速效果。其次,针对缓存访问过程中存在功耗浪费和缺失代价高的问题,提出路命中预测技术,通过预比较和路预测结合的方式进行优化。再次,针对顺序预取准确率低的问题,提出跨步预取技术,对常数步长访问类别中未被缓冲的数据进行预取,而不受步长大小的影响,并且避免对不规则访问进行不必要的预取,节省功耗。再者,针对低频时读取Flash速度慢的问题,对Flash控制器的架构进行改进,实现了低频时对Flash的连续单周期读取。最后,设计并实现了一款嵌入式Flash控制器,并集成到SoC系统中,搭建了验证平台进行功能仿真和FPGA验证。实验结果表明,采用缓存行长自适应技术后,CPU运行Core Mark的性能提升高达103%;采用路命中预测技术后,CPU运行MD5的性能进一步提升了2%。采用跨步预取技术后,DMA读取Flash中数据的速度提升高达50%。控制器的面积仅增加8%,功耗降低了23%。
刘珂[2]（2020）在《面向边缘计算的高效能非易失存储关键技术研究》文中研究指明随着万物互联的飞速发展,数十亿到数百亿的物联网边缘设备接入网络,产生了规模巨大的数据。面对海量的数据时,采用集中式计算、存储和传输的云计算模式面临着实时性不够、带宽不足、能耗巨大以及安全隐私等问题。通过将云端的计算存储能力下沉到网络边缘,边缘计算应运而生,旨在满足实时业务、数据优化、智能服务、安全隐私等行业需求。边缘计算拥有更小的响应时延、更低的带宽成本及更高的安全性,受到了学术界和企业界的密切关注。多家企业和组织发起成立了边缘计算联盟,通过与多家产业应用联盟深入合作,推动了边缘计算在智慧城市、在线直播、自动驾驶、智能制造等诸多领域的广泛应用。面对日益增加的数据规模以及人工智能等算力需求倍增的处理任务,相比于云计算中心的服务器集群,空间、能源受限以及存算能力有限的边缘侧面临着巨大的挑战。如何构建低功耗、高效率的边缘节点,高效实时地完成数据处理任务、实现多样化数据的存储和快速访问,是一个亟待研究的问题。非易失存储（Non-volatile Memory,NVM）,相较于传统的静态随机存储及动态随机存储,拥有存储密度高、数据掉电不丢失、可扩展性好以及静态功耗低等特性。上述优良特性为边缘计算节点的存储容量提升和计算效能改善提供契机。一方面,非易失存储广泛服务于存储系统,构建非易失的缓存、主存、外存以及混合存储,提高存储密度,减少数据存储的漏电功耗及刷新功耗等开销。另一方面,非易失存储技术还应用于存内计算和非易失计算领域,减少数据的迁移,降低运算过程的能耗。然而,非易失存储也存在着读写不对称、写延迟高和寿命有限等问题,直接将非易失存储应用于边缘节点会带来性能降低、使用期限变短等不利影响。本文将探讨合理应用非易失存储技术,围绕改善边缘节点的存储性能以及提高边缘数据处理效能进行研究,推动边缘计算广泛应用和持久发展。首先,本文在基于非易失存储的高效能存储系统方面展开研究。现有的非易失存储器研究多采用仿真器或者基于单片小容量的NVM芯片,无法有效地从系统级研究非易失内外存特性以及混合存储特性。为应对边缘计算应用中多样化的存储需求,设计了基于SoC-FPGA的阵列式非易失存储架构。非易失存储架构由主FPGA系统、从FPGA阵列以及高速互联通道构成。基于FPGA的可重构特性,从FPGA阵列构建各种存储器接口及测试单元,实现多种非易失存储器器件级的性能测试和功耗评估。通过在主SOC-FPGA系统中部署操作系统以及存储管理单元,配合与从FPGA阵列高速连通的数据通道,此架构将满足非易失存储系统的性能测试和功耗评估以及混合存储管理方案验证需求。随后,依据所提出的非易失存储架构,完成了由SoC-FPGA和磁性随机存储器（Magnetic Random Access Memory,MRAM）组成的阵列式硬件原型设计,构建了基于MRAM的软硬协同可扩展性存储系统。在该系统中,本文设计了片上和板级一体化的总线网络互联多级FPGA,不仅实现低时延高带宽数据传输,还支持灵活的存储层次扩展和存储容量扩充。基于类IOZone的Benchmark实验表明,本文提出的多层次存储架构在提供高速读写的同时,具备良好的可扩展性,为构建高速可靠的边缘计算存储系统提供有力支撑。其次,为满足非结构化的数据存储与快速访问,键值存储（Key-Value Store,KVS）适合用作缓存层提升边缘系统的数据访问速度并有效减少系统能耗。Murmurhash,作为Memcached和RedisEdge等主流KVS流式处理框架中的核心运算,其执行速度的提升将加快存储内容的查询速度。为此,提出了基于FPGA的并行化策略与局部动态可重构技术相结合的Murmurhash2加速方法。首先,以降低延迟和提升带宽为目标,评估了 FPGA中各种逻辑与运算单元的特点,设计了Murmurhash2内部数学操作的优化实现。然后,针对Murmurhash2运算流程提出流水线和并行相结合的计算架构,并根据负载的情形设计以性能为目标的计算核心和以资源开销为目标的计算核心。最后,引入局部动态可重构策略依据负载情形动态切换两种计算核心进一步提升能效比。此外,在采用FPGA加速的KVS系统中,FPGA的片上存储（Block RAM,BRAM）单元,不仅用于缓存哈希表的热数据,也作为KVS通信环节包处理单元的缓存。非易失存储为FPGA的片上存储BRAM带来了高存储密度和低功耗的特性,极大的提升FPGA存储系统中缓存的容量和降低额外数据交换能耗开销。与此同时,非易失存储所带来的寿命问题也不可忽视。传统均衡损耗算法以及基于BRAM块的均衡损耗算法都带来了极大的性能开销,本文通过探究片上存储块内字层次的写入分布,提出基于字层次的细粒度性能感知的均衡损耗算法。通过在BRAM地址线和可重构布线资源间插入Crossbar,灵活配置逻辑地址线和BRAM的译码引脚的映射关系,实现了逻辑的热字到物理上的冷字的映射以及逻辑上冷字到物理上的热字的映射,从而在BRAM块内的物理字层次上达到均衡损耗。为实现逻辑字和物理字的灵活映射,本文建立了基于Crossbar的地址线重映射模型,并提出了相应的性能感知的地址线映射算法。与传统的均衡损耗以及基于BRAM块的均衡损耗算法相比,将性能感知的地址线映射算法引入布局阶段后,精细的粒度提升了布局阶段的灵活性,增加找到更短的关键路径的可能性,改善因提升寿命而带来的性能降低。在探究如何应用非易失存储改善边缘侧存储及缓存方面效能的同时,本文还进一步探索基于非易失存储技术构建高效能的计算核心。在异构计算是边缘侧典型的计算架构,包含CPU、GPU和FPGA等计算核心。相比于CPU、GPU等其他核心,FPGA具有并行度高、数据局部性好以及可重构等特性。然而,随着FPGA的容量的提升,主流的基于SRAM的FPGA面临着漏电流功耗高,掉电逻辑丢失以及可扩展性等问题。非易失存储技术引入FPGA中不仅优化了 FPGA的功耗还提升FPGA的逻辑密度。除了漏电功耗低,容量大以及掉电非易失特性,非易失存储还支持每个存储位存储多个数据（Multi-level Cell,MLC）。MLC特性可显着提高存储容量,也会带来更大的读写延迟和动态功耗等问题。本文研究如何在非易失FPGA的逻辑运算单元引入MLC进一步提升计算系统效能。一方面,MLC的引入会提升逻辑容量,减少面积开销以及逻辑互连长度,从而减少布线延迟。另一方面,MLC中的硬位（hard bit）会带来更高的读延迟,从而增加逻辑单元的延迟。综合考虑以上两个方面,本文采用MLC替换可配置逻辑块（Configurable Logic Block,CLB）结构里查找表中的（Single-level Cell,MLC）存储单元作为基准,探究引入MLC后带来的结构与工作特性改变。然后,从输入、输出和工作模式等多个角度进行可配置逻辑块结构的设计空间探索,并从延迟、面积开销以及漏电功耗等方面评估所提出的各种结构的特性,为低延迟、高效能的FPGA设计提供参考。此外,传统的综合流程在将应用电路映射到基于MLC的FPGA时,无法充分考虑MLC的特性,带来关键路径延迟的增加。为此,围绕MLC引入的高逻辑容量以及硬位带来的高延迟,本文提出了 MLC感知的性能驱动的打包算法。一方面,通过基于关键度的适应性检测方法减少关键路径和接近关键路径上硬位的使用,从而提升性能。另一方面,通过动态权值调整方法将非关键路径映射到更少的逻辑簇以提高逻辑使用率,从而减少面积开销。与基于SRAM的FPGA和基于SLC的非易失FPGA相比较,本文设计的基于MLC的逻辑架构配合MLC感知的打包算法在显着降低静态功耗的同时,提高非易失FPGA的性能并减少FPGA的面积开销。
张登翔[3]（2020）在《基于ZYNQ的数码管显示识别系统》文中研究表明在自动化仪表中,数码管作为常用的显示设备,通常显示温度、湿度、指标、等重要参数数据。在一些工厂或者企业中,尤其处于危险地带或者不便于人为观察的地方,对这些设备仪器数据的监测一直以来是一个复杂的工程问题。对于某些老旧的仪器设备往往并未带有数字接口例如串口、USB接口、乃至网口等用于自动化的上传设备参数数据,往往是由人工进行终端显示数据的采集。在实际的采集过程中往往存在人工采集时人为的误差,以及采集效率低下等问题。随着图像处理技术的发展,随之而来的是采用图像识别技术取代人工抄表,但是当今的图像处理技术一般通过摄像头采集终端仪器显示界面后传送到PC或者服务器端进行具体的数字处理与识别,这一处理方式存在效率低,体积大以及可移植性差,以及一旦终端设备数量增多不能实时的进行识别处理等问题。同时伴随着计算机技术不断发展过程中,这些工厂企业中的器件都需要面临计算机综合化的趋势,数据的采集识别需要更加的安全、准确、高效的方法,因此对于这些场合,研究开发一款智能化、快速化、可移动化的便携式数码管识别监测系统是十分有必要的。本文在对现有的数字识别处理方式进行探索与分析后,针对于数码管显示数值进行了深入的分析与研究,研究设计了一款便携式数码管识别监测系统,该系统硬件以ZYNQ芯片为核心,采用曝光时间可以动态调节的工业相机作为图像采集单元,采用10.1英寸液晶触摸屏作为系统人机交互设备,同时搭载了大容量的存储芯片以及千兆网卡,在保证识别数据可以实时本地存储的同时确保了数据的高速稳定传输,有效解决了传统PC体积过大以及可移植性差等问题。系统软件方面,深入分析了当前的数字识别相关理论,以及在对本系统功能需求分析之后,对各相关模块单元进行了详细设计,以ARM负责系统整体控制,FPGA负责图像数据的算法处理与识别,在充分发挥FPGA并行运算速度快的优点的同时利用ARM处理器高速低功耗的优势,实现系统整体功能的互补。同时对该系统ARM端进行了Linux操作系统与QT库的移植,并在此操作系统的基础上完成了相关应用程序的开发,主要包括有:图像采集程序、LCD与触摸屏驱动程序、网络通信程序以及人机交互程序等相关程序的开发。在FPGA端主要完成了针对数码管字符处理相关算法的开发,主要包括有:字符图像预处理与增强、图像数据的二值化、字符矫正、字符分割以及字符的特征提取及匹配等相关算法的开发与实现。最终实现了本系统操作上的智能化与快速化,使得用户可以方便快捷的使用该系统。最后,在实验室条件下对本系统进行了综合实验。在完成对数码管数字识别系统功能测试的基础上,通过模拟不同环境对本系统进行了详细的测试。测试结果显示,对常规数字字符的识别本系统可以达到97.9%的准确率,从而该嵌入式数码管数字识别系统的各项功能均达到系统要求,实现了课题规定的预期目标,可以稳定可靠地运行。
朱颖[4]（2017）在《异构SoC中片上网络流量模型的建立》文中指出在片上网络（Networks-On-Chip,NoC）研究中,NoC的流量特性对网络性能有着极大的影响,研究片上网络的流量模型意义重大。在已有的NoC流量模型研究中,主要有传统短相关流量模型和针对同构多核片上系统（System-On-a-Chip,SoC）建立的流量模型,针对异构多核SoC的流量建模极少。和同构多核系统相比,异构多核系统的处理器核心不仅有中央处理器（Central Processing Unit,CPU）,还有图形处理器（Graphics Processing Unit,GPU）等,需要根据应用场景对不同的处理器模块分开进行流量建模。本文针对异构多核SoC系统研究,建立了一种适用于异构多核SoC的流量模型。使用ARMDS-5 streamline性能分析工具从片上网络各集成模块（Intellectual Property,IP）的接口处采集原始流量,根据流量特性提取相应的特征参数,组成一个包含三个参数的流量模型,这三个参数分别为体现流量“量”特性的均值,以及体现“质”特性的方差和自相似系数。应用场景不同,IP模块注入片上网络的流量形式不同,得到的这三个参数的数值也各不相同。在图形图像处理等需要GPU的应用场景下,GPU注入网络中的流量明显更多,表现出高带宽的特点,在流量模型中GPU的均值和方差会比相同场景中CPU的相关参数大,在其他GPU作用较小的场景中,GPU的均值和方差会较CPU小。流量模型中的特征参数采用分形高斯噪声的方式可以拟合生成自相似流量序列,拟合生成的流量序列与原始流量自相似性相同,在使用过程中可以近似代替原始流量。实验表明,拟合生成的自相似序列提取的Hurst参数和原始流量的Hurst参数相比,误差率小于5%;使用拟合后的流量序列与原始流量序列分别作为片上网络仿真器流量输入,得到片上网络的性能结果的误差率也小于5%。
彭波[5]（2016）在《天文数据处理中硬件加速机制的关键技术研究》文中研究表明数据处理在现代天文学研究中有着重要的地位。天文研究中的数据处理涵盖了天文观测现场的数据存储与处理、观测数据后处理、天文数值模拟等多个应用场景。其中,天文数值模拟作为一个计算密集型应用,其模拟精度与数据处理能力有着直接的关系,因此较早就引入了硬件加速机制,目前已经成为了硬件加速机制的一个重要应用方向。近年来,随着观测仪器性能的提升,天文观测现场生成数据的规模也急剧膨胀,这对观测现场数据存储的实时性提出了很高的要求,亟需将面向存储密集型应用的硬件加速机制引入观测现场以提高其数据存储带宽。此外,由于天文观测对观测仪器的周边环境具有较高的要求,天文观测站点越来越多的被设置在外界环境比较恶劣、远离人类活动的区域,无人值守的自动天文观测点也逐渐成为趋势,而这对观测现场的数据实时处理提出了很高的要求。观测现场既要提供足够的数据处理能力以保障观测数据能安全、高效地传输到后方数据中心,又要尽量降低自身功耗以及对网络带宽的需求,以降低设备部署、运营中所需要的成本。在这种情况下,具有低功耗、高集成度、高性能等优势的定制化硬件加速平台能为天文观测提供较好的保障。本文针对天文数据处理中硬件加速机制的关键技术,结合FPGA加速、固态硬盘（SSD）、FPGA-SoC等新器件、新架构方案以及特定应用场景的特点,对观测现场的数据存储、观测现场的数据处理及天文数值模拟中的加速技术做了有益的探索,扩展了硬件加速机制在天文数据处理中的应用方向。针对观测现场数据存储的高带宽需求,本文研究了以FPGA为主控芯片的天文现场SSD定制化设计方法；同时,为了保证大数据规模下观测现场数据处理的速度和数据安全性,并充分利用定制SSD中的FPGA资源,本文提出了天文观测数据的现场压缩方法以及低轮AES-纠错码联合加密方法；此外,本文针对传统数值模拟平台搭建、维护较复杂,功耗浪费严重等问题,提出并验证了基于FPGA-SoC的天文数值模拟加速平台。本文的主要研究工作和创新点包括：（1）分析了天文观测现场数据的特点和存储需求,并以此为基础提出了基于FPGA的天文现场SSD定制化设计方法。SSD的高带宽优势可以较好的满足目前天文观测现场高速数据存储需求；但是,目前的商用SSD读快写慢的特点以及单位存储空间价格昂贵的缺点限制了其在观测现场的应用。因此,本文基于天文观测现场中数据写入操作模式单一的特点,简化了通用SSD中较为复杂的垃圾回收、冷热块替换等操作,大幅度降低了用户不可用的数据块数量,节约了FPGA的逻辑资源,降低了单位存储空间的价格；同时,针对天文观测现场对数据写入速度要求高,对数据读出速度要求低的特点,优化了SSD中Nand Flash通道的设计,提高了Nand Flash之间的写入并行度,提高了FPGA资源的使用效率。（2）在观测现场数据处理方面,分别针对现场数据压缩和现场数据加密的加速做了相应的研究。一方面,利用天文现场数据具有较大信息冗余的特性,对适合用于天文现场数据压缩的编码方法进行了深入研究。充分分析了天文数据的特点,确定了采用哈夫曼编码以及游程编码分别对观测数据的高低字节编码可较好的作用于天文数据的现场实时压缩。同时,结合定制化SSD的结构特点,本文还提出了一种分布式的压缩电路实现方案,用以将压缩电路集成到定制化SSD的主控FPGA中。该电路方案避免了传统压缩电路方案中多次访存所带来的额外内存读取开销,以不到2500个查找表（LUT）满足了高速SSD的带宽需求,并达到了与Gzip算法相近的压缩率。另一方面,针对现场数据的实时加密需求,利用SSD中Nand Flash的误码特性,提出了一种低轮AES-纠错码联合加密方法。通过对纠错码编码单元生成的冗余编码执行简单的异或加密操作,Nand Flash中的误码可以被利用起来,提高AES加密后密文数据的安全性。相应的,在保持标准AES加密安全性的前提下,可适当的降低AES的加密轮数以减少加密电路消耗的计算资源。通过对多种攻击方法的分析表明,在AES加密轮数不低于8轮时,该加密方法的数据安全性可以保持在与标准的10轮AES加密相当的水平。（3）在天文数值模拟加速方面,以修正牛顿力学（MOND）的数值模拟为例,研究了天文数值模拟中不同加速器件的加速效果,设计并验证了基于FPGA-SoC的天文数值模拟加速平台。相比于传统天文数值模拟平台,利用FPGA-SoC的加速平台具有更高的集成度、更低的功耗浪费、更好的可维护性。与常用于天文数值模拟加速的GPU加速平台相比,基于FPGA-SoC的方案在功耗、能耗比、性价比上面有具有明显优势。
郭御风,李琼,罗莉,刘光明[6]（2010）在《基于SOC的对象存储控制器的设计与实现》文中研究说明对象存储重新划分了传统文件系统的功能,并将存储管理功能下放到智能存储设备中。采用基于对象接口,利用智能存储设备的计算能力改善存储性能,获得了更好的可扩展性、安全性以及跨平台无缝共享能力,目前正得到广泛的研究和应用。对象存储控制器是对象存储系统的核心部件,是对象存储系统性能发挥的关键。介绍了一种新型的基于SOC的对象存储控制器的设计和实现。测试结果表明,设计的对象存储控制器在性能、可靠性、成本和功耗方面都具有巨大优势。最后介绍了几种正在研究的对象存储控制器的并行优化方法。
余敬鹏,左斌,周晓方[7]（2010）在《片上系统USB2.0主机控制器软件驱动的研究与实现》文中研究说明复杂的数字系统中需要一个高速的外部接口,因此SoC系统中集成USB主机控制器必然会成为一种新的趋势,而软件驱动是其重要的组成部分.通过基于SRISC-I处理器的增强型USB主机控制器的研究,采用软硬件协同设计的方法,设计和实现了一种分层结构的USB主机控制器软件驱动程序.采用了基于EHCI协议的软硬件接口,支持控制、批量、中断、同步4种传输模式.传输描述符数据结构的灵活性极大地降低了硬件软件复杂性,也使得传输时可以最大程度的减小内存的平均访问次数.同时,由于采用动态内存管理技术,充分地提高了专用内存的利用效率.为了提高验证的效率和保证系统的可靠性,采用了一种基于事件驱动的软硬件协同验证结构,并在流片后进行了验证,成功的实现了对大容量存储设备的访存.
左斌[8]（2010）在《SoC平台的USB2.0主机控制器的IP核设计与实现》文中研究表明随着制造工艺和设计技术的发展,当今数字芯片的规模不断增大。单芯片可以集成诸多功能模块使得片上系统（SoC）的性能强大,使用也更为广泛。完整的SoC平台必定具有高效易用的外部接口,USB2.0具备高速、易扩展、热插拔等多种特性已广泛用于其中。因此研究用于SoC平台的USB2.0主机控制器IP)核,具有理论和应用方面的重大意义。本论文首先研究了USB2.0相关协议,包括EHCI、ULPI等协议内容以及当前USB2.0主机控制器的设计思想,然后介绍了在数字家庭网关SoC平台上USB2.0主机控制器（Host Controller,简称：HC）IP核的实现,重点讲述Regstack和ULPIWrapper模块的设计和整体IP在系统中的功能仿真。该IP核具备USB2.0主机端的功能并通过Wishbone总线整合于SoC平台中在完成USB2.0 HC IP的功能验证过程中,针对当前验证效率和验证所需时间这一挑战。本文没有使用传统方法手工编写并加载指定测试激励同时比较输出结果,而是针对USB 2.0主机需实现的调度管理和传输控制等协议要求,采用了一种基于功能覆盖率的层次化验证方法。它首先从设计规范出发,分析了IP内的所有模块的测试功能点,并以此设定了功能覆盖的集合；而后在这一范围内以USB中域、包、事务、传输这些逐步扩大的验证层面进行展开；最终高效的完成了IP核的功能验证任务。。而后本文将IP核整合SoC在Altera FPGA平台进一步调试与验证,完善了实际运用中USB主机端需满足的验证。整体平台经UMC CMOS 0.18um工艺流片并测试过；结果表明IP核符合USB2.0协议要求,支持控制、批量等传输类型,在家庭网关数字平台工作正常；最后针对测试结果的不足,继续在FPGA平台上调试以修正bug并改进性能,实现了稳定的完成批量传输,并以SCSI命令对Mass Storage设备的可靠访问。
余敬鹏[9]（2010）在《USB2.0主机控制器片上系统的研究与实现》文中研究指明随着SoC技术的迅速发展,越来越多的IP模块被集成到了单个芯片中,以便满足不断增长的用户功能需求。而复杂的数字系统中需要一个与外部设备进行数据交换的高速接口。通用串行总线USB（University Serial Bus）以其支持热拔插、多设备、外设自我标识、传输速度快等特点成为计算机的标准外围设备接口。因此,在SoC系统中集成USB主机控制器必然会成为一种新的趋势,使得USB技术可以脱离PC的束缚得到更广泛的应用,这也是本文的研究意义所在。本文以“家庭网关SoC”项目为背景,对USB2.0主机控制器IP核进行了研究和实现。文章重点介绍了USB主机的设计思路和基于USB主机控制器的SoC系统的实现。USB主机控制采用了基于EHCI软硬件接口,硬件以DMA的方式完成传输数据的读写,支持控制、批量、中断、同步四种传输模式；本文通过深入分析USB协议和EHCI接口,对USB2.0主机控制器IP进行了测试和改进；设计和实现了一种基于分层结构的USB主机控制器软件驱动。驱动程序包括EHCI主机控制器驱动,USB驱动,和USB客户端驱动三个部分。采用了动态缓冲区管理技术,充分地提高了专用内存的利用效率；提出了一种基于事件驱动的软硬件协同验证结构,有效地提高了验证的自动化程度和效率,保证了IP核的可靠性。本文将USB2.0主机控制器与UART, SRAM控制器等IP模块一起集成了到openrisc的处理器平台中,并详细阐述了SoC设计中的软硬件协同仿真测试和调试的方法。最后,本文利用FPGA开发平台对USB2.0主机控制器片上系统进行了验证。结果显示在批量和控制传输两种传输方式下USB接口可以非常可靠的高速的传输数据,并通过移植嵌入式FAT文件系统,成功的实现了对大容量存储设备的访存。1
孙进章[10]（2008）在《基于嵌入式SOC的高速数据传输系统的研究》文中研究指明随着现代计算机技术和互联网技术的飞速发展,SOC嵌入式系统成为当前信息行业最热门的焦点之一。而ARM以其高性能低功耗的特点成为目前SOC中使用得最多的处理器内核。本文使用ARK1600 SOC,从硬件到软件进行一个高速数据平台的设计。该处理器基于ARM926-EJS内核,集成了USB主机/设备控制器,还有多个功能模块,如LCD,I2S,GPIO,I2C等,同时支持XD,CF,MMC,SD等多种硬件存储设备。本文的主要工作为设计整个平台,对系统的电源、存储设备、USB、时钟、复位和LCD等电路进行设计,搭建了一个功能强大的硬件平台,并在此平台上进行系统启动引导（boot loader）以及高速数据传输系统的设计。系统启动引导设计是按照系统需求设计两种相对较优的boot loader模式,最后用代码将两种boot loader进行了实现和验证。而高速数据传输接口使用了USB接口,设计一个功能完备的海量存储（Mass Storage）类的USB协议栈,此协议栈实现嵌入式设备替代PC成为USB拓扑核心的功能。本文最后还引入系统的应用案例:在实习公司的数码相框项目中,本系统加入了其它模块以后,成功完成了一个项目的应用,系统的各项性能均达到要求。
二、Mass-Storage SOC片上集成系统研究与实现（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Mass-Storage SOC片上集成系统研究与实现（论文提纲范文）
（1）嵌入式Flash缓存预取加速技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1.绪论 |
| 1.1 课题背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 基于缓存的加速方法 |
| 1.2.2 基于预取缓冲器的加速方法 |
| 1.3 主要研究内容与创新点 |
| 1.4 本文章节安排 |
| 2.嵌入式Flash控制器设计 |
| 2.1 控制器整体架构设计 |
| 2.2 嵌入式Flash接口控制模块设计 |
| 2.2.1 嵌入式Flash接口协议 |
| 2.2.2 状态机设计 |
| 2.2.3 低频读取优化 |
| 2.3 本章小结 |
| 3.加速模块的设计与实现 |
| 3.1 缓存的优化技术 |
| 3.1.1 缓存的基本原理 |
| 3.1.2 动态可重构缓存架构 |
| 3.1.3 缓存行长自适应技术 |
| 3.1.4 路命中预测技术 |
| 3.1.5 硬件设计与实现 |
| 3.2 跨步预取模块设计 |
| 3.2.1 跨步预取技术 |
| 3.2.2 硬件设计与实现 |
| 3.3 本章小结 |
| 4.SoC实例与平台验证 |
| 4.1 基于eFlash控制器的SoC实例 |
| 4.1.1 SoC系统架构 |
| 4.1.2 系统地址空间分配 |
| 4.2 仿真验证 |
| 4.2.1 验证平台搭建 |
| 4.2.2 仿真结果 |
| 4.3 板级测试与性能分析 |
| 4.3.1 FPGA开发与测试 |
| 4.3.2 读性能分析 |
| 4.4 功耗与面积评估 |
| 4.4.1 功耗评估 |
| 4.4.2 面积评估 |
| 4.5 本章小结 |
| 5.总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读研究生期间取得的研究成果 |
（2）面向边缘计算的高效能非易失存储关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 边缘计算的前景与挑战 |
| 1.2.1 边缘计算应用前景 |
| 1.2.2 边缘计算的挑战 |
| 1.3 新型非易失存储器综述 |
| 1.3.1 缓存层中的非易失存储器 |
| 1.3.2 主存层中的非易失存储器 |
| 1.3.3 外存层中的非易失存储器 |
| 1.3.4 基于非易失存储器的存内计算及非易失处理器 |
| 1.4 研究内容及主要创新点 |
| 1.5 论文的组织结构 |
| 第2章 基于FPGA阵列的高效能非易失存储系统设计 |
| 2.1 引言 |
| 2.2 相关研究工作 |
| 2.3 基于FPGA阵列的多层次NVM验证架构 |
| 2.3.1 主FPGA NVM控制单元 |
| 2.3.2 从FPGA NVM控制器设计 |
| 2.3.3 主从FPGA高速互联接口设计 |
| 2.4 面向MRAM的多层次存储系统设计 |
| 2.4.1 硬件原型设计 |
| 2.4.2 软硬协同系统设计 |
| 2.5 实验结果与分析 |
| 2.5.1 实验设计 |
| 2.5.2 实验结果 |
| 2.6 本章总结 |
| 第3章 面向边缘计算的高效能缓存系统研究与优化 |
| 3.1 引言 |
| 3.2 相关基础和研究工作 |
| 3.2.1 哈希运算部署探讨 |
| 3.2.2 非易失FPGA片上缓存相关性研究 |
| 3.3 高效能可重构哈希加速架构 |
| 3.3.1 核心控制单元 |
| 3.3.2 存储管理单元 |
| 3.3.3 运算执行单元 |
| 3.3.4 局部动态可重构策略 |
| 3.4 性能感知的非易失FPGA片上存储细粒度均衡损耗策略设计 |
| 3.4.1 性能感知的字级别均衡损耗策略 |
| 3.4.2 地址线重映射模型建立 |
| 3.4.3 性能感知的地址线映射算法 |
| 3.5 实验结果及分析 |
| 3.5.1 高效能可重构哈希加速架构实验结果与分析 |
| 3.5.2 性能感知的非易失FPGA片上缓存细粒度均衡损耗策略实验结果与分析 |
| 3.6 本章总结 |
| 第4章 基于MLC的高效能非易失FPGA架构与打包策略设计 |
| 4.1 引言 |
| 4.2 相关基础和研究工作 |
| 4.2.1 FPGA结构分析 |
| 4.2.2 FPGA综合流程综述 |
| 4.2.3 MLC非易失存储 |
| 4.3 MLC非易失存储可重构逻辑结构设计 |
| 4.3.1 MLC_7V_base结构 |
| 4.3.2 MLC_7V结构 |
| 4.3.3 MLC_7V_Share结构 |
| 4.3.4 MLC_7V_dep 5和MLC_7V_dep56结构 |
| 4.4 面向MLC非易失可重构逻辑的性能驱动打包算法 |
| 4.4.1 动机分析 |
| 4.4.2 MTPack算法 |
| 4.5 实验结果与分析 |
| 4.5.1 实验建立 |
| 4.5.2 面积开销分析 |
| 4.5.3 关键路径延迟分析 |
| 4.5.4 漏电功耗分析 |
| 4.5.5 MTPack性能分析 |
| 4.6 本章总结 |
| 第5章 总结与展望 |
| 5.1 本文总结 |
| 5.2 课题展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间主要论文目录 |
| 攻读学位期间参与科研项目及获奖情况 |
| 专业词语和缩略词汇总表 |
| 外文论文 |
| 学位论文评阅及答辩情况表 |
（3）基于ZYNQ的数码管显示识别系统（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 引言 |
| 1.1 研究目的与意义 |
| 1.2 国内外发展现状与应用 |
| 1.3 本文主要研究内容及章节安排 |
| 第2章 数字识别相关理论与技术研究 |
| 2.1 基于模板匹配的字符识别算法 |
| 2.2 基于BP神经网络的字符识别算法 |
| 2.3 本章小结 |
| 第3章 系统总体框架设计 |
| 3.1 系统功能要求 |
| 3.2 总体框架设计 |
| 3.3 系统硬件平台 |
| 3.3.1 工业相机选型与分析 |
| 3.3.2 系统主控模块 |
| 3.4 系统软件框架与图像处理模型 |
| 3.4.1 软件框架 |
| 3.4.2 图像处理模型 |
| 3.5 本章小结 |
| 第4章 系统硬件设计 |
| 4.1 工业相机接口电路 |
| 4.2 系统存储与启动电路 |
| 4.3 系统串口调试电路 |
| 4.4 人机交互电路 |
| 4.5 系统网络通信电路 |
| 4.6 系统PCB设计 |
| 4.7 本章小结 |
| 第5章 系统软件设计 |
| 5.1 Linux系统搭建 |
| 5.2 图像采集程序设计 |
| 5.2.1 Linux USB总线架构 |
| 5.2.2 USB工业相机驱动 |
| 5.2.3 相机应用程序设计 |
| 5.3 LCD驱动程序设计 |
| 5.3.1 LCD驱动时序 |
| 5.3.2 Vivado工程配置 |
| 5.3.3 LCD驱动代码 |
| 5.4 触摸屏驱动 |
| 5.4.1 触摸屏通信时序 |
| 5.4.2 触摸屏驱动程序设计 |
| 5.5 系统字符处理算法 |
| 5.5.1 Laplace算子图像增强 |
| 5.5.2 OTSU自适应二值化 |
| 5.5.3 字符矫正 |
| 5.5.4 字符分割 |
| 5.5.5 字符特征提取 |
| 5.6 系统算法硬件集成 |
| 5.6.1 Vivado HLS使用与分析 |
| 5.6.2 算法集成 |
| 5.7 远程通信应用程序设计 |
| 5.7.1 Socket编程原理 |
| 5.7.2 系统应用通信协议 |
| 5.7.3 通信应用程序 |
| 5.8 QT程序设计 |
| 5.8.1 QT库移植 |
| 5.8.2 人机交互界面设计 |
| 5.9 本章小结 |
| 第6章 系统功能测试 |
| 6.1 系统整机测试 |
| 6.1.1 系统开机显示界面 |
| 6.1.2 系统测试结果 |
| 6.2 实验数据分析 |
| 6.3 本章小结 |
| 结论 |
| 致谢 |
| 参考文献 |
（4）异构SoC中片上网络流量模型的建立（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景和意义 |
| 1.1.1 片上网络技术的出现 |
| 1.1.2 片上网络流量模型 |
| 1.2 国内外研究现状 |
| 1.2.1 片上网络研究现状 |
| 1.2.2 流量模型研究现状 |
| 1.3 研究内容和设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织 |
| 第二章 片上网络流量概述 |
| 2.1 流量模型介绍 |
| 2.2 传统短相关流量模型 |
| 2.2.1 均匀流量模型 |
| 2.2.2 泊松分布流量模型 |
| 2.2.3 马尔科夫流量模型 |
| 2.3 自相似流量模型 |
| 2.4 应用场景与IP模块对流量的影响 |
| 2.5 本章小结 |
| 第三章 片上网络流量采集 |
| 3.1 流量采集平台 |
| 3.1.1 流量采集硬件平台 |
| 3.1.2 流量采集软件平台 |
| 3.2 流量采集过程 |
| 3.2.1 juno ARM开发平台操作系统搭建 |
| 3.2.2 CCI-400 PMU采集 |
| 3.3 采集得到的流量 |
| 3.4 本章小结 |
| 第四章 三参数流量模型 |
| 4.1 流量模型中三参数 |
| 4.1.1 均值a |
| 4.1.2 方差σ~2 |
| 4.1.3 Hurst参数H |
| 4.2 异构SoC中三参数提取 |
| 4.2.1 均值与方差提取 |
| 4.2.2 自相似性验证 |
| 4.2.3 Hurst参数H提取 |
| 4.2.4 各场景下特征参数 |
| 4.3 本章小结 |
| 第五章 流量拟合及验证 |
| 5.1 自相似序列拟合 |
| 5.1.1 自相似序列拟合方式 |
| 5.1.2 流量自相似序列拟合 |
| 5.2 模型验证 |
| 5.2.1 自相似序列验证 |
| 5.2.2 基于仿真器的流量模型验证 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间发表论文 |
（5）天文数据处理中硬件加速机制的关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 主要符号对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义与目标 |
| 1.2 本文主要研究成果 |
| 1.3 全文结构安排 |
| 第二章 天文数据处理中的硬件加速机制研究 |
| 2.1 天文数据处理概述 |
| 2.1.1 天文数据的现场存储 |
| 2.1.2 天文数据的现场处理 |
| 2.1.3 天文数值模拟 |
| 2.1.4 天文数据处理领域面临的问题 |
| 2.2 硬件加速机制 |
| 2.2.1 几种主要的硬件加速技术 |
| 2.2.2 硬件加速指标 |
| 2.2.3 不同硬件加速机制在天文数据处理中的优势对比 |
| 2.3 FPGA技术 |
| 2.3.1 FPGA技术概述 |
| 2.3.2 基于FPGA的设计方法学 |
| 2.4 典型的FPGA加速平台 |
| 2.4.1 Xpress9压缩加速平台 |
| 2.4.2 基于软件定义的Flash存储加速平台 |
| 2.5 本章小结 |
| 第三章 天文现场SSD的定制化研究 |
| 3.1 SSD技术概述 |
| 3.1.1 Nand Flash技术简介 |
| 3.1.2 FTL概述 |
| 3.1.3 定制化SSD设计方法 |
| 3.2 天文现场SSD的定制化研究 |
| 3.2.1 天文观测数据流的特点 |
| 3.2.2 天文现场SSD中FTL策略的定制化研究 |
| 3.2.3 天文现场SSD中数据通道的定制化研究 |
| 3.3 性能评估 |
| 3.3.1 定制化FTL策略优势讨论 |
| 3.3.2 单通道性能测试 |
| 3.4 本章小结 |
| 第四章 天文数据现场实时压缩的研究及验证 |
| 4.1 常见的无损压缩算法简介 |
| 4.1.1 统计编码 |
| 4.1.2 预测编码 |
| 4.1.3 变换编码 |
| 4.2 天文数据现场实时压缩算法研究 |
| 4.2.1 不同压缩方法下硬件编码器的实现效率 |
| 4.2.2 算法选择 |
| 4.3 天文现场SSD中压缩电路的设计 |
| 4.4 验证及讨论 |
| 4.4.1 资源使用情况 |
| 4.4.2 对比讨论 |
| 4.5 本章小结 |
| 第五章 低轮AES-纠错码联合加密方法研究 |
| 5.1 相关背景介绍 |
| 5.1.1 高级加密标准(AES)简介 |
| 5.1.2 AES的常见攻击方法 |
| 5.1.3 Nand Flash误码率 |
| 5.1.4 纠错码简介 |
| 5.2 低轮AES-纠错码联合加密方法研究 |
| 5.2.1 加密方案描述 |
| 5.2.2 加解密电路 |
| 5.3 加密方案安全性讨论 |
| 5.3.1 存在误码时低轮AES的安全性分析 |
| 5.3.2 纠错码部分的安全性分析 |
| 5.3.3 讨论分析 |
| 5.4 本章小结 |
| 第六章 基于FPGA-SoC的MOND数值模拟加速平台的设计与验证 |
| 6.1 修正牛顿动力学理论概述 |
| 6.1.1 修正牛顿动力学的理论发展 |
| 6.1.2 修正牛顿动力学在NGP网格模型下的近似处理 |
| 6.2 天文数值模拟加速机制研究现状 |
| 6.2.1 GPU加速研究现状 |
| 6.2.2 FPGA加速研究现状 |
| 6.2.3 小结 |
| 6.3 基于FPGA-SoC的MOND数值模拟加速平台 |
| 6.3.1 系统结构 |
| 6.3.2 流水线优化 |
| 6.3.3 工作流程 |
| 6.4 验证及讨论 |
| 6.4.1 验证环境 |
| 6.4.2 资源使用情况 |
| 6.4.3 对比讨论 |
| 6.5 本章小结 |
| 第七章 总结与展望 |
| 7.1 研究工作总结 |
| 7.2 下一步工作展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（6）基于SOC的对象存储控制器的设计与实现（论文提纲范文）
| 1 引言 |
| 2 对象存储控制器OBSC |
| 2.1 OBSC体系结构 |
| 2.2 SOC芯片的性能参数 |
| 3 基于OBSC的对象存储设备 |
| 4 OBSC的并行优化技术 |
| 4.1 多核并行加速策略 |
| 4.2 层次化RAID技术 |
| 4.3 对象Cache优化技术 |
| 4.4 基于机器学习的并行I/O作业调度算法 |
| 5 测试和性能评测结果 |
| 5.1 测试方法 |
| 5.2 测试结果 |
| 6 相关研究 |
（7）片上系统USB2.0主机控制器软件驱动的研究与实现（论文提纲范文）
| 1 引 言 |
| 2 USB2.0主机控制器片上系统 |
| 3 驱动程序的设计与实现 |
| 3.1 主机控制器驱动程序的实现 |
| 3.1.1 控制器管理和监测 |
| 3.1.2 配置管理传输描述符表 |
| 3.1.3 专有内存管理 |
| 3.2 USB驱动的实现 |
| 3.3 USB客户端驱动程序的实现 |
| 4 软硬件协同验证 |
| 5 结束语 |
（8）SoC平台的USB2.0主机控制器的IP核设计与实现（论文提纲范文）
| 目录 |
| 摘要 |
| Abstract |
| 第一章 引言 |
| 1.1 当前SoC芯片设计的发展趋势 |
| 1.2 SoC上常用的I/O通信技术 |
| 1.3 USB协议的发展历程和技术优势 |
| 1.4 USB 2.0主机端控制IP核的设计---选题的意义及内容 |
| 1.5 本论文的主要工作内容和创新 |
| 第二章 USB2.0协议原理 |
| 2.1 USB2.0协议的体系规范 |
| 2.1.1 USB主机 |
| 2.1.2 USB设备 |
| 2.1.3 USB集线器 |
| 2.2 USB2.0协议的数据结构与传输方式 |
| 2.2.1 USB2.0中最小的数据单元---域 |
| 2.2.2 USB2.0中基本的传输单元---包 |
| 2.2.3 USB2.0中定义的三种基本事务 |
| 2.2.4 USB2.0的四种传输类型 |
| 2.3 USB2.0协议的物理规范 |
| 2.3.1 USB2.0协议的电气特性 |
| 2.3.2 USB2.0协议的物理层芯片协议 |
| 2.4 USB2.0主机端控制器的设计目标 |
| 第三章 用于SoC的USB2.0主机端控制器IP核设计 |
| 3.1 SoC平台的整体结构 |
| 3.2 USB2.0主机端控制器的软硬件实现选择 |
| 3.2.1 基于EHCI协议的软硬件接口 |
| 3.3 USB2.0主机端控制器IP核的硬件设计 |
| 3.3.1 USB 2.0主机控制器IP核的硬件接口 |
| 3.3.2 USB 2.0主机控制器IP核的内部设计 |
| 3.4 处理EHCI协议的Reg_stack模块 |
| 3.4.1 Reg_stack的整体结构与功能 |
| 3.4.2 Reg_stack的内部寄存器功能及时序要求 |
| 3.4.3 Reg stack的中断子模块Interrupt logic |
| 3.4.4 Reg_stack的内部子模块Inside logic |
| 3.4.5 Reg_stack与其他功能模块的接口信号 |
| 3.5 ULPI_Wrapper模块的设计实现 |
| 3.6 Data_Analyer模块的简单介绍 |
| 3.7 其他功能模块的设计 |
| 3.8 USB2.0主机端控制器IP核的软件设计 |
| 第四章 USB2.0主机控制器IP核的SoC系统整合和验证 |
| 4.1 USB2.0主机控制器在SoC平台的整合 |
| 4.2 USB HC IP核的功能验证 |
| 4.2.1 USB HC IP核的功能验证方案 |
| 4.2.2 USB HC IP核的功能验证内容 |
| 4.3 USB2.0 HC IP核的流片与测试 |
| 4.4 FPGA平台的调试与验证 |
| 4.3.1 带有时序约束的FPGA综合 |
| 4.3.2 FPGA平台上软件下载---FPGA增量综合与SPI下载 |
| 4.3.3 FPGA平台调试---GPIO与Signal Tap |
| 第五章 结论与展望 |
| 5.1 结论 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士期间发表的论文 |
（9）USB2.0主机控制器片上系统的研究与实现（论文提纲范文）
| 目录 |
| 摘要 |
| Abstract |
| 1 前言 |
| 1.1 USB在嵌入式系统中的应用和发展 |
| 1.2 研究USB2.0主机控制器片上系统设计的动因 |
| 1.3 本文研究的目标和内容 |
| 2 USB协议分析 |
| 2.1 USB总线体系结构 |
| 2.2 信号特性 |
| 2.3 USB总线传输协议 |
| 2.3.1 USB总线的数据编解码 |
| 2.3.2 USB传输数据包的格式 |
| 2.3.3 USB总线的传输类型 |
| 2.4 USB总线设备 |
| 2.5 本章小结 |
| 3 USB2.0主机控制器片上系统 |
| 3.1 系统概述 |
| 3.2 Wishbone片上总线 |
| 3.3 USB2.0主机控制器IP核 |
| 3.3.1 USB2.0主机控制器的总线接口 |
| 3.3.2 主机控制器硬件电路的设计 |
| 3.3.3 主机控制器硬件电路的改进 |
| 3.4 OR1200处理器 |
| 3.5 UART16550 |
| 3.6 SSRAM接口 |
| 3.7 系统集成 |
| 3.8 本章小结 |
| 4 USB2.0主机控制器软件驱动的设计和实现 |
| 4.1 主机控制器软件分层及主要功能 |
| 4.2 主机控制器驱动程序的实现 |
| 4.2.1 EHCI主机控制器的管理模块 |
| 4.2.2 配置管理传输描述符表模块 |
| 4.2.3 专有内存管理模块 |
| 4.3 USB驱动的实现 |
| 4.3.1 设备枚举 |
| 4.3.2 建立传输管道 |
| 4.3.3 设备管理 |
| 4.4 USB客户端驱动程序的实现 |
| 4.4.1 Bulkonly传输协议与UFI命令集 |
| 4.4.2 嵌入式文件系统 |
| 4.5 本章小结 |
| 5 USB2.0主机控制器片上系统的仿真和测试 |
| 5.1 软硬件协同仿真 |
| 5.1.1 软硬件协同仿真平台 |
| 5.1.2 基于事件驱动的分层验证结构 |
| 5.2 搭建软件工具链 |
| 5.3 片上系统软硬件协同调试 |
| 5.3.1 基于仿真的SoC调试环境 |
| 5.3.2 基于FPGA的SoC调试环境 |
| 5.3.3 基于GBD的SoC调试环境 |
| 5.4 测试方案 |
| 5.4.1 命令行接口的设计 |
| 5.4.2 测试软件模块 |
| 5.5 测试结果 |
| 5.6 本章小结 |
| 6 USB2.0主机控制器片上系统的实现 |
| 6.1 FPGA验证平台 |
| 6.2 验证结果 |
| 6.3 本章小结 |
| 7 结论与展望 |
| 7.1 结论 |
| 7.2 展望 |
| 攻读硕士期间发表的论文 |
| 参考文献 |
| 致谢 |
（10）基于嵌入式SOC的高速数据传输系统的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 论文研究的背景和意义 |
| 1.2 嵌入式系统和接口发展现状 |
| 1.2.1 嵌入式处理器 |
| 1.2.2 嵌入式外围设备 |
| 1.2.3 嵌入式操作系统 |
| 1.2.4 USB协议的背景 |
| 1.3 本文的主要研究内容 |
| 第2章 系统硬件设计 |
| 2.1 SOC片上功能 |
| 2.2 系统电源设计 |
| 2.3 存储器电路设计 |
| 2.3.1 SDRAM/NOR FLASH存储电路设计 |
| 2.3.2 NAND FLASH和存储卡电路设计 |
| 2.4 USB电路设计 |
| 2.5 时钟和复位电路设计 |
| 2.6 LCD接口电路设计 |
| 2.7 串行接口电路设计 |
| 2.8 键盘及红外遥控电路设计 |
| 2.9 系统实物图 |
| 2.10 本章小结 |
| 第3章 系统启动引导机制设计 |
| 3.1 Boot loader的设计 |
| 3.1.1 USB boot loader设计 |
| 3.1.2 NAND boot loader设计 |
| 3.1.3 NAND boot程序映像文件的结构 |
| 3.2 Boot loader中的关键设置 |
| 3.2.1 系统时钟设置 |
| 3.2.2 串口设置 |
| 3.2.3 USB 控制器 |
| 3.3 本章小结 |
| 第4章 数据传输接口软件设计 |
| 4.1 USB层的实现 |
| 4.1.1 控制传输 |
| 4.1.2 块传输 |
| 4.1.3 USB设备的枚举 |
| 4.2 Bulk-only层的实现 |
| 4.3 USB协议栈的中断实现 |
| 4.3.1 中断相关寄存器 |
| 4.3.2 中断处理的设计 |
| 4.3.3 中断处理机制 |
| 4.4 本章小结 |
| 第5章 系统的数码相框方案应用 |
| 5.1 Boot loader应用 |
| 5.1.1 USB启动的易用性 |
| 5.1.2 NAND启动的性能 |
| 5.2 USB协议栈的应用 |
| 5.3 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
四、Mass-Storage SOC片上集成系统研究与实现（论文参考文献）
- [1]嵌入式Flash缓存预取加速技术研究[D]. 杜俊慧. 浙江大学, 2021(01)
- [2]面向边缘计算的高效能非易失存储关键技术研究[D]. 刘珂. 山东大学, 2020
- [3]基于ZYNQ的数码管显示识别系统[D]. 张登翔. 成都理工大学, 2020(04)
- [4]异构SoC中片上网络流量模型的建立[D]. 朱颖. 东南大学, 2017(04)
- [5]天文数据处理中硬件加速机制的关键技术研究[D]. 彭波. 中国科学技术大学, 2016(08)
- [6]基于SOC的对象存储控制器的设计与实现[J]. 郭御风,李琼,罗莉,刘光明. 计算机科学, 2010(12)
- [7]片上系统USB2.0主机控制器软件驱动的研究与实现[J]. 余敬鹏,左斌,周晓方. 小型微型计算机系统, 2010(06)
- [8]SoC平台的USB2.0主机控制器的IP核设计与实现[D]. 左斌. 复旦大学, 2010(03)
- [9]USB2.0主机控制器片上系统的研究与实现[D]. 余敬鹏. 复旦大学, 2010(03)
- [10]基于嵌入式SOC的高速数据传输系统的研究[D]. 孙进章. 哈尔滨工业大学, 2008(S2)